Product details
- Publisher : CreateSpace Independent Publishing Platform; Revised edition (March 1, 2016)
- Language : English
- Paperback : 336 pages
- ISBN-10 : 1523364025
- ISBN-13 : 978-1523364022
کتاب Logic Design and Verification Using SystemVerilog (Revised)
SystemVerilog is a Hardware Description Language that enables designers to work at the higher levels of logic design abstractions that match the increased complexity of current day integrated circuit and field-programmable gate array (FPGA) designs. The majority of the book assumes a basic background in logic design and software programming concepts. It is directed at: •students currently in an introductory logic design course that also teaches SystemVerilog, •designers who want to update their skills from Verilog or VHDL, and •students in VLSI design and advanced logic design courses that include verification as well as design topics. The book starts with a tutorial introduction on hardware description languages and simulation. It proceeds to the register-transfer design topics of combinational and finite state machine (FSM) design — these mirror the topics of introductory logic design courses. The book covers the design of FSM-datapath designs and their interfaces, including SystemVerilog interfaces. Then it covers the more advanced topics of writing testbenches including using assertions and functional coverage. A comprehensive index provides easy access to the book’s topics.The goal of the book is to introduce the broad spectrum of features in the language in a way that complements introductory and advanced logic design and verification courses, and then provides a basis for further learning.Solutions to problems at the end of chapters, and text copies of the SystemVerilog examples are available from the author as described in the Preface.
منابع کتاب کتاب Logic Design and Verification Using SystemVerilog (Revised)
SystemVerilog یک زبان توصیف سخت‌افزار است که به طراحان امکان می‌دهد در سطوح بالاتر انتزاع‌های طراحی منطقی کار کنند که با افزایش پیچیدگی مدارهای مجتمع روز فعلی و طرح‌های آرایه دروازه قابل برنامه‌ریزی میدانی (FPGA) مطابقت دارد. اکثر کتاب پیش زمینه ای اساسی در طراحی منطق و مفاهیم برنامه نویسی نرم افزار را در نظر گرفته است. این شامل موارد زیر است: • دانش آموزانی که در حال حاضر در یک دوره مقدماتی طراحی منطق هستند که SystemVerilog را نیز آموزش می دهد، • طراحانی که می خواهند مهارت های خود را از Verilog یا VHDL به روز کنند، و • دانشجویان در طراحی VLSI و دوره های طراحی منطق پیشرفته که شامل تأیید و همچنین طراحی می شود. موضوعات کتاب با مقدمه ای آموزشی در مورد زبان های توصیف سخت افزار و شبیه سازی شروع می شود. به مباحث طراحی ثبت-انتقال طراحی ماشین ترکیبی و محدود (FSM) ادامه می‌دهد - این موضوعات موضوعات دوره‌های طراحی منطق مقدماتی را منعکس می‌کند. این کتاب طراحی طراحی های FSM-datapath و رابط های آنها، از جمله رابط های SystemVerilog را پوشش می دهد. سپس موضوعات پیشرفته‌تر نوشتن میزهای تست از جمله استفاده از ادعاها و پوشش عملکردی را پوشش می‌دهد. یک نمایه جامع دسترسی آسان به موضوعات کتاب را فراهم می کند. هدف کتاب معرفی طیف گسترده ای از ویژگی های زبان به گونه ای است که مکمل دوره های طراحی منطق مقدماتی و پیشرفته و تأیید باشد و سپس زمینه ای برای یادگیری بیشتر فراهم کند. راه‌حل‌های مشکلات در پایان فصل‌ها و نسخه‌های متنی نمونه‌های SystemVerilog از نویسنده در دسترس هستند، همانطور که در پیشگفتار توضیح داده شده است. سپس موضوعات پیشرفته‌تر نوشتن میزهای تست از جمله استفاده از ادعاها و پوشش عملکردی را پوشش می‌دهد. یک نمایه جامع دسترسی آسان به موضوعات کتاب را فراهم می کند. هدف کتاب معرفی طیف گسترده ای از ویژگی های زبان به گونه ای است که مکمل دوره های طراحی منطق مقدماتی و پیشرفته و تأیید باشد و سپس زمینه ای برای یادگیری بیشتر فراهم کند. راه‌حل‌های مشکلات در پایان فصل‌ها و نسخه‌های متنی نمونه‌های SystemVerilog از نویسنده در دسترس هستند، همانطور که در پیشگفتار توضیح داده شده است. سپس موضوعات پیشرفته‌تر نوشتن میزهای تست از جمله استفاده از ادعاها و پوشش عملکردی را پوشش می‌دهد. یک نمایه جامع دسترسی آسان به موضوعات کتاب را فراهم می کند. هدف کتاب معرفی طیف گسترده ای از ویژگی های زبان به گونه ای است که مکمل دوره های طراحی منطق مقدماتی و پیشرفته و تأیید باشد و سپس زمینه ای برای یادگیری بیشتر فراهم کند. راه‌حل‌های مشکلات در پایان فصل‌ها و نسخه‌های متنی نمونه‌های SystemVerilog از نویسنده در دسترس هستند، همانطور که در پیشگفتار توضیح داده شده است.
ارسال نظر درباره کتاب Logic Design and Verification Using SystemVerilog (Revised)